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Abstrakt in Englisch

The evolution of communication systems has been the strongest motivation of the rapid improvement of data converters in recent years. In optical communications, utilizing spectrally-efficient modulation schemes was the main key to meet the demand of higher bit rates. This, however, required digital-to-analog converters (DACs) with 5-8 bit resolution at a sampling rate of tens of Gigahertz. In the frame of this work an attempt has been made to address this challenge. After a brief overview of current-steering DAC architectures, the static and dynamic sources of error are mentioned in chapter 2. At medium resolutions, achieving the required static performance is not a critical task in recent silicon technology nodes. On the other hand, the dynamic DAC performance at very high speeds is a different story. In chapter 3, we investigate the impact of the dynamic output impedance and the time response of current switches as decisive factors in understanding DAC high-frequency behaviour. It is shown that a DAC in a bipolar technology can potentially provide two more resolution bits compared to an equivalent CMOS design. To improve the characteristics of a current switch cell as the main bottleneck in designing current-steering DACs, a modified circuit is proposed in chapter 4. Its static and dynamic characteristics are examined and compared with those of a conventional design. A design strategy for better matching of rise (fall) times of different cells is presented. The input capacitor of the presented cell can be lower than that of a cascode differential pair. At the same time, the rise (fall) time mismatch are decreased by factor of two for a targeted 6-bit DAC. Based on this current switch, the 6-bit fully binary DAC with 28 GSps in a SiGe 0.25 μm technology is demonstrated. The measurement results show suitable functionality of this component in a recent 100 Gbps optical transmitter. This design has the best figure-of-merit of binary DACs in a silicon-based technology. Chapter 5 presents a way of generating synchronous bit streams to test a DAC at its full speed. The proposed system is composed of several multiplexers with built-in memory cells. Those multiplexers have to be synchronized by a resettable and also adjustable clock signal. Using a hierarchical top-down method, all the blocks and sub-blocks of the complete system are explained. The measurements of the memory-multiplexer chip as well as clock generator chip are presented. The implemented system in a SiGe 0.25 μm technology is capable of supplying the needed bit stream at 28 GSps.

Abstrakt in Deutsch

Die größte Motivation für die drastische Verbesserung von Datenwandlern in den letzten Jahren war die stetige Verbesserung der Kommunikationssysteme. In optischen Kommunikationssystemen konnten durch die Verwendung von Modulationsverfahren mit hoher spektraler Effizienz größere Datenraten erzielt werden. Hierzu wurden jedoch Digital-Analog-Wandler (digital-to-analog converters, DACs) mit fünf bis acht Bit Auflösung bei Samplingraten von mehreren zehn Gigahertz benötigt. Diese Arbeit beschäftigt sich mit den Herausforderungen des Entwurfs derartiger DACs. Nach einem kurzen Überblick über stromgesteuerte DACs werden in Kapitel 2 deren statische und dynamische Fehlerquellen untersucht. Das geforderte statische Verhalten eines DACs mit mittlerer Auflösung kann in modernen Halbleitertechnologien problemlos erreicht werden. Für das dynamische Verhalten bei hohen Frequenzen trifft diese Aussage jedoch nicht zu. In Kapitel 3 wird gezeigt, dass die dynamische Ausgangsimpedanz und das zeitliche Verhalten von geschalteten Stromquellen maßgebliche Faktoren für die Funktion von DACs bei hohen Frequenzen darstellen. Es wird gezeigt, dass die Auflösung von DACs mit Bipolar-Transistoren um bis zu zwei Bit höher sein kann als die von CMOS-DACs. Um die Eigenschaften einer geschalteten Stromquelle als maßgeblich limitieren Faktor im Entwurf von stromgesteuerten DACs zu verbessern, wird in Kapitel 4 eine veränderte Schaltung vorgestellt. Deren statische und dynamische Eigenschaften werden untersucht und mit denen eines konventionellen Entwurfs verglichen. Dabei wird eine Entwurfsmethodik für eine verbesserte Übereinstimmung von Anstiegs-/Abfallzeiten verschiedener Zellen vorgestellt. Die Eingangskapazität der vorgestellten Zelle kann geringer sein als die eines differentiellen Kaskode-Paares. Gleichzeitig werden die Abweichungen in der Anstiegs-/Abfallzeit für einen geplanten vollständig binären 6 Bit DAC um den Faktor 2 reduziert. Basierend auf dieser geschalteten Stromquelle wird ein 6 Bit DAC mit 28 Gbit/s in einer SiGe 0.25 μm Technologie demonstriert. Die Messergebnisse zeigen eine geeignete Funktionalität dieser Komponente in einem modernen optischen 100 Gbit/s Sender. Dieser Entwurf weist den besten Bewertungsfaktor (Figure of Merit, FOM) binärer DACs in einer silizium-basierten Technology auf. In Kaptiel 5 wird eine Methode zur Generierung von synchronen Bitströmen beschrieben, um einen DAC bei seiner vollen Geschwindigkeit testen zu können. Das resultierende System besteht aus mehreren Multiplexern mit eingebauten Speicherzellen. Diese Multiplexer müssen mittels eines zurücksetzbaren und anpassbaren Taktsignals synchronisiert werden. Alle Elemente des Gesamtsystems werden durch Nutzung der top-down-Methode beschrieben und analysiert. Anschließend werden die Messergebnisse präsentiert. Das in einer SiGe 0.25 µm Technology implementierte System kann zur Versorgung eines Bitstromes bei 28 GSps genutzt werden.