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Abstrakt in Englisch

The constantly increasing demands of modern applications for mobile communication systems are shifting the development of contemporary multi-core processors with up to a hundred of cores into the region of many-core processors, which integrate thousands of cores on a single chip. With increasing number and heterogeneity of the processor cores, the application specific design of the interconnection network, called Network-on-Chip, will become a cumbersome task for the developer. Therefore, an automated design space exploration will be necessary that requires appropriate simulation models. Compared to numerical simulations, analytic models promise a flexible and high-performance solution that provides a comprehensive understanding of the behavior of a network-on-chip without conducting extensive simulations. This thesis introduces different queueing-theoretic models as research results for analyzing data traffic in a network-on-chip. In contrast to existing approaches, the special properties of a network-on-chip like arbitration, blocking, and congestion are considered. A considerable contribution is the high accuracy and performance of the developed models with a maximum error below ten percent which comes close to the quality of numerical simulations. A high flexibility and easy adaptability of the model is an important research contribution to fulfill the high requirements of the design space exploration for many-core processors. In the following, the thesis and its scientific contribution are subdivided into the three research parts basic model, model extensions, and exploration results. At the beginning of the first part, the hierarchical model structure is introduced. The high flexibility of the analytic network model, which is developed in this thesis, is a necessary requirement for the network-on-chip design of many-core processors. The basic model allows a very efficient computation. Nevertheless, this model is able to achieve a very high accuracy when it is applied for the purpose of latency estimation with an average estimation error of about three percent. The second research part describes extensions of the basic model that have been introduced before. These extensions allow to trade computational effort off against analysis accuracy to cope with varying application domains and system requirements. The extensions consist of an empirical service time model for the popular round-robin arbitration scheme as well as an extended network model, which considers blocking and congestion in the network. The third scientific part demonstrates the application of the previous scientific contributions for analyzing network-on-chips in many-core processors. The analysis results are intended to support the designers of future many-core processors and serve as guideline and decision guidance. The investigations prove that it is possible to keep the per-core-performance of a future network-on-chip for 4096 cores at the level of contemporary network-on-chip solutions which are about two magnitudes smaller.

Abstrakt in Deutsch

Die stetig steigenden Anforderungen moderner Anwendungen für mobile Nachrichtensysteme verschieben in naher Zukunft die Entwicklung heutiger Mehrkernprozessoren mit bis zu hundert Prozessorkernen in den Bereich von Vielkernprozessoren, die mehrere tausend Kerne auf einem einzigen Chip integrieren. Mit zunehmender Anzahl und Heterogenität der Prozessorkerne wird jedoch der applikationsspezifische Entwurf des Verbindungsnetzwerks, Network-on-Chip genannt, nur noch sehr schwer durch den Entwickler zu bewältigen sein. Dies macht eine automatisierte Entwurfsraumexploration erforderlich, der eine geeignete Modellierung zugrunde liegen muss. Im Vergleich zu numerischen Simulationen stellen analytische Modelle eine flexible und leistungsstarke Lösung dar, um ein umfassendes Verständnis vom Verhalten eines Network-on-Chip gewinnen zu können. Die Arbeit stellt mehrere bedientheoretische Modelle als Forschungsergebnisse zur Untersuchung von Datenverkehr in einem Network-on-Chip vor. Im Gegensatz zu existierenden bedientheoretischen Ansätzen werden dabei die speziellen Eigenschaften eines Network-on-Chip, unter anderem Arbitrierung, Blockierung und Verkehrsrückstau, berücksichtigt. Ein bedeutender Forschungsbeitrag liegt in der hohen Genauigkeit und Leistungsfähigkeit des entwickelten Modells und einem maximalen Fehler von deutlich unter zehn Prozent, was nahe an die Qualität numerischer Simulationen heranreicht. Eine hohe Flexibilität und leichte Parametrisierbarkeit des Modells stellen eine wichtige Forschungsleistung dar, um den hohen Anforderungen der Entwurfsraumexploration von Vielkernprozessoren genügen zu können. Die Arbeit und deren wissenschaftlicher Beitrag werden im Folgenden in die drei Forschungsteile Basismodell, Modellerweiterungen und Explorationsergebnisse untergliedert. Zu Beginn des ersten Teils wird die hierarchische Modellstruktur vorgestellt. Die hohe Flexibilität des in dieser Arbeit entwickelten analytischen Netzwerkmodells ist notwendige Voraussetzung für den Network-on-Chip-Entwurf von Vielkernprozessoren. Das Basismodell erlaubt eine sehr effiziente Berechnung. Dieses Modell erzielt dennoch eine sehr hohe Genauigkeit bei der Latenzschätzung mit einem mittleren Schätzfehler von ca. drei Prozent. Der zweite Forschungsteil widmet sich den Erweiterungen des zuvor beschriebenen Basismodells. Diese Ergänzungen erlauben die Abwägung von Rechenaufwand und Analysegenauigkeit, um unterschiedlichen Einsatzgebieten und Systemanforderungen zu genügen. Die Erweiterungen umfassen ein empirisches Bedienzeitmodell für das weit verbreitete Round-Robin Arbitrierungsverfahren und ein erweitertes Netzwerkmodell, das Rückstau und Blockierung im Netzwerk berücksichtigt. Der dritte Forschungsteil widmet sich der Anwendung der zuvor entwickelten Forschungsbeiträge zur Analyse von Network-on-Chips in Vielkernprozessoren. Die Analyseergebnisse sollen dem Designer zukünftiger Vielkernprozessoren als Orientierungs- und Entscheidungshilfe dienen. Die Untersuchungen belegen, dass auch in zukünftigen Prozessorsystemen mit 4096 Kernen, was etwa dem hundertfachen eines heutigen Systems entspricht, die Leistungsfähigkeit auf dem Niveau bestehender Network-on-Chips gehalten werden kann.