Details
| Autor: | Christoph Tzschoppe |
| Titel: | Integrierter Aufwachempfänger in einer BiCMOS-Halbleitertechnologie |
| Typ: | Dissertation |
| Fachgebiet: | Elektrotechnik |
| Auflage: | 1 |
| Sprache: | Deutsch |
| Erscheinungsdatum: | 08.03.2017 |
| Lieferstatus: | lieferbar |
| Umfang: | 218 Seiten |
| Bindung: | Soft |
| Preis: | 59,00 EUR |
| ISBN: | 9783959470087 |
| Umschlag: | (vorn) |
| Inhaltsverzeichnis: | (pdf) |
Abstrakt in Englisch
Within the frame of this thesis the design and characterization of a fully integrated wake-up receiver circuit in a 130 nm-SiGe-BiCMOS technology is described. The design is based on the concept of the fast sampling superheterodyne receiver concept presented in [21]. Detailed system considerations have already been presented in [21], so that the essence of this work deals with the circuit implementation of the receiver components and the derivation of important design criteria respectively. For that purpose the known receiver architecture to date was extended with a low noise pre-amplifier and a small band intermediate frequency filter to enable a higher sensitivity. Also the design was done for an operation in the 2.4 GHz-ISM frequency band. The focus of this work is the decrease of the current consumption of single circuits within the RF-path, whereby mainly optimized circuit concepts under deployment of SiGe-bipolar transistors have been investigated to exploit their potential for a more power efficent implementation.
The developed analog frontend of the wake-up receiver contains the components: LNA, mixer, oscillator, limiting amplifier, IF-amplifier and -filter, an envelope detector as well as a 1 bit analog-to-digital converter. All circuits are optimized for low settling times upon the feature of their on- and off-switching. Additionally a switchable current source and a pulse generator for the power-down signal generation have been integrated on chip.
The developed digital baseband processing unit implements a four times oversampling and a novel regulation scheme for time synchronization of the received data with the clock of the transmitter. Likewise also two 31 bit correlators are part of the chip enabling a forward error correction for a more robust data reception.
The presented wake-up receiver allows a reception of particular code sequences with data rates of 64 bit/s up to 8192 bit/s, that are imprinted to a 2.4 GHz-carrier with an on-off-keying amplitude modulation scheme. The power consumption of the IC scales with data rate and reaches very low values within 3.2 μW and 97 μW due to the current optimized analog BiCMOS-frontend. A sensitivity of -81 dBm was measured independently of the data rate, whereby wake-up error rates of < 10^−3 are achieved respectively. With the gained performance and a transmitter power of 10 dBm reception was measured over a distance of 191 m with a power consumption less than 10 μW.
Abstrakt in Deutsch
Im Rahmen dieser Arbeit wird der Entwurf und die Charakterisierung eines voll integrierten Aufwachempfängerschaltkreises in einer 130 nm-SiGe-BiCMOS-Technologie beschrieben. Der Entwurf des Empfängers erfolgte basierend auf dem in [21] beschriebenen Konzept eines schnell abtastenden Überlagerungsempfängers. Die systemtheoretischen Grundlagen wurden bereits ausführlich in [21] dargelegt, so dass der Kern dieser Arbeit auf der schaltungstechnischen Realisierung der Empfängerkomponenten liegt und entsprechend wichtige Entwurfskriterien abgeleitet werden. Die bis dato verwendete Empfängerarchitektur des analogen Front-Ends wurde um einen rauscharmen HF-Vorverstärker und ein schmalbandiges ZF-Filter zur Verbesserung der Empfindlichkeit erweitert. Außerdem erfolgte der Entwurf für das 2,4 GHz-ISM-Band. Der Fokus dieser Arbeit liegt auf der Reduktion der Stromaufnahmen einzelner Schaltkreise im HF-Signalpfad, wobei dazu vor allem der Einsatz optimierter Schaltungskonzepte und SiGe-Bipolartransistoren untersucht worden ist, um deren Potential für eine leistungseffizientere Implementierung auszunutzen. Der entworfene Analogteil des Aufwachempfängers besteht aus den Komponenten: LNA, Mischer, Oszillator, Limitierverstärker, Zwischenfrequenzverstärker und -filter, Hüllkurvendemodulator und einem 1 Bit-Analog-Digital-Wandler, die gezielt für kurze Einschwingzeiten beim Pulsbetrieb des Empfängers entworfen sind. Zusätzlich wurde eine schaltbare Stromquelle und der Pulsgenerator zur Schaltsignalgenerierung auf dem Prototypen-Schaltkreis integriert.
Die entwickelte digitale Basisbandverarbeitungseinheit implementiert eine vierfache Überabtastung und ein neuartiges Regelverfahren zur zeitlichen Synchronisation der Empfangsdaten mit dem Takt des Senders. Ebenfalls Bestandteil sind zwei 31 Bit-Korrelatoren, die durch eine Vorwärtsfehlerkorrektur eine höhere Störsicherheit beim Datenempfang ermöglichen.
Der Aufwachempfänger erlaubt den Empfang von speziellen 31 Bit-Codesequenzen mit Datenraten von 64 bit/s bis 8192 bit/s , die dem HF-Trägersignal mit der Frequenz 2,4 GHz durch eine An-Aus-Amplitudenmodulation aufgeprägt sind. Die Leistungsaufnahme des IC skaliert mit der Datenrate und erreicht sehr geringe Werte zwischen 3,2 μW und 97 μW durch das optimierte analoge BiCMOS-Front-End. Es konnte eine hohe Empfängerempfindlichkeit von -81 dBm bei Aufwachfehlerraten < 10^−3 unabhängig von der Datenrate gemessen werden. Mit den erreichten Parametern und einer Sendeleistung von 10 dBm konnte eine Reichweite von 191 m bei Leistungsaufnahmen unterhalb von 10 μW gemessen werden.